verilog语言verilog

verilog语句执行顺序的疑问可综合的都是并行执行的。其实也不难理解，verilog是硬件语言，也就可以看成是一个电路。在实际的电路中没办法延迟，没办法让一边先通电，再让另一边通电，所以一切都是同时进行的。这并行的前提都是“可综合”。如果是写testbench，会用到不可综合的模块，这些模块是行为级的，在实际电路中无法实现。比如task，比如阻塞赋值等等，这些都是有顺序的。这个跟c语言差不多吧，beginend可以看作c中的功能具体解释：if(rst_i)如果复位，等200us计数器置零，else如...